\CIS未経験歓迎/Verilog実務を活かす◎回路の設計
お仕事のポイント
成長著しい半導体・イメージセンサ(CIS)領域で市場価値を高める
!
CIS分野未経験でも、Verilogの実務経験があれば応募可能で
す◎
手厚いOJTフォローがあるため、異業種からの参入を応援します▼
給与
時給
3,000 円 ~交通費全額支給■研修あり(OJT:1ヵ月目安)
※期間中も時給3000円
■昇給あり(評価・規定により時給見直しの可能性あり)
【手当】
■深夜手当(法定どおり)
■残業手当(法定どおり)/交通費全額支給
【収入例】
・月収:48万円(入社1年目/Aさん:時給3000円×8h×20日)
・月収:59.3万円(入社2年目/Bさん:上記+残業30h想定)
勤務地
エリア
東京都 / 立川市
最寄駅
小田急小田原線 本厚木駅(徒歩15分)多摩都市モノレール 立飛駅
期間・時間
勤務期間
長期
勤務開始
2026/07/01~契約の更新 有(契約期間満了時の業務量、勤務成績により判断)
※通算契約期間は5年を上限とする
勤務時間
9:00~17:30
■休憩45分
■週5日~OK
■実働7時間45分
■平日固定勤務(シフトなし)/土日祝休み
在宅勤務:一部リモート可(業務状況により)
残業時間:30時間程度/月(時期により変動)
休日・休暇
土曜 日曜 祝日 土日祝休み(週休二日制)
仕事内容
設計(電気・電子・機械)【異業種からCIS分野へ参入!】
成長市場の半導体イメージセンサ領域で
エンジニアとしての市場価値を高める!
CIS未経験からのチャレンジ歓迎◎
デジタル回路設計エンジニアとして、
CISの設計や検証業務をお任せ。
【具体的には】
・Clock/電源制御ブロックの仕様検討
・RTL設計(Verilog)
・検証、テストベンチ作成
・シミュレーション、論理合成
・タイミング検討、評価など
CIS分野の専門知識は不問!
Verilogの実務経験さえあればOK。
丁寧なOJTフォロー体制を完備しており、
最先端分野の設計スキルを一から学び、
確実にステップアップできます★
応募資格
【必須】
■デジタル回路設計の実務経験
■Verilogの使用経験
【歓迎】
■RTL設計/非同期設計/論理合成のいずれかの経験
■半導体/イメージセンサ分野での開発経験
【こんな方もぜひ】
■仕様を丁寧に詰め、検証まで責任を持って進められる方
勤務先の情報
職場の雰囲気
ワークライフバランスを大事にする企業です!
派遣社員も活躍する働きやすい環境です。
配属先部署
人数
(男9:女1)
概要
業界
メーカー関連
応募・選考について
応募先
東京支社東京都港区 港南2-3-13品川フロントビル7F東海道本線近江長岡
明示すべき労働条件の詳細については派遣元企業との面談時にご確認ください。
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