【WEB登録OK】ASICのロジック設計/検証
お仕事のポイント
複数名の募集!半導体回路設計の経験や知識を活かせます!経験の豊富な即戦力となって頂ける方歓迎!ご応募お待ちしております!
給与
時給
2,800 円 ~交通費全額支給【月収例】
43万4000円=時給2800円×155時間(残業代別途)
★時給は経験・スキルによって優遇します。
≪すべてのお仕事に交通費支給!≫
過去「やってみたい」というお仕事があっても
交通費が支給されなかったので、諦めてしまった…
というご経験がある方に朗報です◎
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紹介する案件は交通費支給!
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勤務地
エリア
神奈川県 / 川崎市幸区
最寄駅
京浜東北・根岸線 川崎駅(バス15分)◆職場の環境:【たばこ:分煙】
期間・時間
勤務期間
長期
勤務開始
2025/03/01~3月~長期(3ヶ月以上)
★勤務スタート日はご相談可能です。ご就業中の方もお気軽にご相談ください。
勤務時間
08:30~17:15
実働7時間45分 休憩60分
残業は20~30(時間/月)です。
休日・休暇
土曜 日曜 祝日 完全週休2日制(土日祝休み)
※企業カレンダーによる
仕事内容
CAD(電気・電子・機械)ソフトウェア会社でのお仕事です。
■ASICのロジック設計/検証
・Verilog-HDL言語またはVHDL言語
・ロジック回路のRTL設計/検証
・検証項目の立案、テストシナリオの作成
・SVA を用いた検証
・HDLシミュレータツール (VCS@linux など)
・リント・非同期解析ツール (Spyglass@linux など)
◆使用ツール・スキル:Verilog HDL
応募資格
【こんなスキルや経験のある方を歓迎します!】
ロジック回路の設計経験。・Verilog-HDL言語またはVHDL言語
・ロジック回路のRTL設計/検証
・検証項目の立案、テストシナリオの作成
・SVA を用いた検証
・HDLシミュレータツール (VCS@l
【活かせる経験】
Verilog HDL
勤務先の情報
職場の雰囲気
原則として敷地内、屋内は禁煙
(ただし、配属先により喫煙場所がある場合は配属時に明示する。)
配属先部署
人数
(男6:女4)
概要
業界
IT・通信関連
応募・選考について
応募先
川崎TC神奈川県横浜市西区 みなとみらい2-2-1 横浜ランドマークタワー13階みなとみらい線みなとみらい
明示すべき労働条件の詳細については派遣元企業との面談時にご確認ください。
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