【Verilog HDL】画像処理システムのFPGA開発◆大手!
お仕事のポイント
◆これまでの経験活かせます
◆2月スタート
◆就業開始時間早め
◆大手SI企業勤務
給与
時給
2,800 円交通費一部支給【月収例】
50万円以上(残業20時間の場合)
※お持ちのスキルやご経験等により給与条件は異なります。
※交通費別途支給。詳細はお問い合わせください。
勤務地
エリア
神奈川県 / 横浜市神奈川区
最寄駅
京急本線 神奈川新町駅(徒歩15分)
期間・時間
勤務期間
長期
勤務開始
長期
勤務時間
就業時間:08:50~17:20(実働時間07時間45分)
月間想定残業時間:20時間程度(残業補足:業務量により変動します。)
休日・休暇
土曜 日曜 祝日 週休2日制(土日祝休み)
仕事内容
設計(電気・電子・機械)画像処理システムのFPGA開発をお任せします。
【製品】
産業/医療系
【工程】
論理設計、コーディング、検証、実装、実機評価
【詳細】
・FPGAおよびASICの論理設計
・要求仕様書から詳細機能/タイミング検討/RTL設計の実施
・検証項目/シナリオを作成
【言語】
Verilog HDL
【企業情報】
情報システムの設計、開発など、組込みシステムエンジニアリング事業を行っている企業です。
応募資格
実務経験1年以上/ブランク相談可/開始時期についてはご相談ください。
【活かせる経験・スキル】
■設計(電気)
■FPGA回路
■論理設計
■Verilog
※3年前後ブランクのある方も、まずはご応募いただき、ご相談ください
「経験が浅くて心配…」「ブランクあっても大丈夫?」…など
スキルが不安な方は、まずお気軽に【キニナル】を!
ご経験・スキルに合った最適なお仕事をご紹介します。
勤務先の情報
職場の雰囲気
静かな環境のオフィスです
◆喫煙環境:禁煙(敷地内/屋内)
配属先部署
人数
(男6:女4)
概要
業界
IT・通信関連
応募・選考について
応募先
新宿本社東京都新宿区 西新宿2-1-1
新宿三井ビル51F山手線新宿JR新宿駅より徒歩8分
丸ノ内線西新宿駅より徒歩2分
大江戸線都庁前駅より徒歩1分
明示すべき労働条件の詳細については派遣元企業との面談時にご確認ください。
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